Étape 3: VM 2.0 : votre premier projet Verilog
Même si vous êtes exposé à peine à Verilog, je me sens que mieux, vous apprendrez par droit de sauter dans la piscine de HDL. Ne vous inquiétez pas cependant, nous marchons à travers tout le code ensemble et je serai sûr d’expliquer pourquoi et comment les choses fonctionnent. J’ai appris à la dure que Verilog s’inspire elle-même très rapidement, donc il incombe à vous pour obtenir des bases solides de compréhension.
Remarque : Malgré la pratique comment c’est de copier et coller le code, je recommande fortement que vous retapez tout pour que vous compreniez c’est mieux. Essayez-le ; Cela fonctionne.
Avant de commencer, je tiens à vous accorder une attention particulière aux caractéristiques suivantes de mon code :
• Distinction majuscules / minuscules : Verilog est sensible à la casse ! Mots-clés doivent être tapées avec enveloppe appropriée (en minuscules) et tout utilisateur nommé entrées, sorties ou autres éléments de code doit toujours être mentionné qu’ils étaient déclarés tout d’abord.
• Retrait : bien que pas aussi évident dans cet exemple, indentation est une grosse affaire en Verilog (comme pour beaucoup d’autres langages de programmation). La suite du compilateur et logiciel fonctionnera avec code mal formatée, mais il est mauvais style de ne pas respecter des règles de mise en retrait (qui seront expliquées plus tard).
Donc sans plus tarder, voici, à mon avis, l’équivalent de « Hello, World » en Verilog :
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« calendrier 1ns / ps
Il s’agit d’un commentaire en Verilog
(module) hello_world
sélecteur d’entrée [0],
sélecteur d’entrée [1],
sortie conduit
);
Assign a conduit = interrupteur [0] & ~ commutateur [1] ;
endmodule
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Maintenant, ce n’est pas la mise en œuvre plus efficace du module. Nous allons commencer à regarder le code pièce par pièce et voir si vous pouvez savoir comment vous pourriez l’améliorer.