Etape 8: Mettre fin à votre Verilog Module
Cette ligne de code peut sembler hors de propos dans un premier temps. Comment pouvons nous « la fin du module » sans établir explicitement il ? En Verilog, nous définir seulement un module par fichier ! Chaque module peut contenir des instances d’autres modules, mais ils ne peuvent pas les définir.
Ce mot-clé, marque la fin du module (comme je l’espère que vous aurait pu deviner) et permet au compilateur de savoir que toutes les informations « utiles » soient au-dessus de ce point. Parfois, IDEs peut être particulièrement volage sur le placement des endmodule , mais si vous assurez qu’il est une ligne vide avant et après la commande endmodule , et que le code endmodule n’est pas en retrait, que vous devez éviter la plupart des problèmes.