Apprendre Verilog : Une brève série de didacticiels sur la conception électronique numérique FPGA et Verilog HDL (17 / 21 étapes)

Étape 17 : VM 4.0 : Introduction au comportement Verilog

Jusqu'à présent nous avons principalement discuté logique structurelle en Verilog. Cela signifie le comportement de votre circuit est définie une fois avec l’ayant-droit des déclarations et instructions logiques à l’aide de nos opérateurs de logique, et quand programmé sur la carte se comporte comme spécifié sans tenir compte de ce que les entrées sont (cela ne veut pas dire que les entrées n’affectent pas la sortie, juste que toutes les combinaisons possibles d’entrées sont évaluée avec la même logique exacte). Logique comportementale vous permet de changer un circuit donne comportement basé sur l’état des entrées.

L’idée de semblable à ce genre de code Verilog trouvé dans des langages de programmation tels que C/C++ non-HDL est vu sous la forme de boucles de contrôle et instructions if/else/case.

Le reste du VM 4 couvrira les principaux types de comportement Verilog et moyens à mettre en œuvre.

Nous allons également discuter de la différence entre blocage et non-blocage des déclarations ; un concept très important mais souvent négligé. J’ai une fois entendu un assistant d’enseignement à poser une question à un étudiant sur la fiche d’exploitation de son projet en laboratoire des mes Circuits logiques, et lorsque l’étudiant n’a pas eu une réponse à une question qui a été facile de répondre si il a lu à travers l’affectation complètement avant qu’il commence à écrire de code, le TA a répondu quelque chose comme, « C’est un gros problème que tant d’ingénieurs juste écrire le code et ne sais pas pourquoi ils ont fait ce qu’ils faisaient. » Ce coincé dans ma tête, et il m’est apparu qu’on m’a dit seulement lors de l’utilisation de blocage et non-blocage des déclarations mais jamais dit pourquoi ou quelle était la différence, donc il s’agit d’un sujet, que je me sens est très important de discuter.