Étape 6: Étape 6: modifier le fichier de contrainte
Nous avons besoin de décommenter les ports que nous voulons utiliser le matériel physique et changer le nom du port pour correspondre au nom de notre module. Comme mentionné précédemment, nous avons besoin de clk, enable_Dx, cx et dp en entrée et sorties. Donc, nous devons d’abord trouver ces ports dans le maître xdc.
Développez les contraintes dans le panneau sources
Double-cliquez sur le Basys3_master.xdc. Ensuite, vous voir codes décrivant toutes les entrées physiques et propriétés de sortie. Lorsque nous supprimons "##", les déclarations seront non commentées afin que nous pouvons utiliser ces broches. Toutes les goupilles FPGA dans le maître xdc sont regroupées sous le même périphérique. Par exemple, si vous voulez savoir broches pour afficheur sept segments, cliquez simplement sur « ctrl + F » et tapez « 7 segment affichage », vous trouverez sur toutes les broches y compris permet aux chiffres et segmenter les connexions. Renommer les ports utilisés (dans chaque ligne, une fois get_ports) selon les noms de signal de niveau supérieur dans le projet