Étape 3: Étape 3: créer diviseur d’horloge
La vitesse d’horloge pour Basys 3 est 100MHz. Cependant, nous ne devons la pleine vitesse dans le projet. Nous écrivons un diviseur d’horloge pour obtenir deux horloges plus lentes (380 et 190 Hz). Pour ce faire, nous utilisons les fonctions de bibliothèque (D flip-flop avec horloge activer et Clear asynchrone). Vous pouvez trouver la primitive dans le Tutoriel Vivado Xilinx. Nous instancions alors autant que nous voulons avoir la vitesse d’horloge souhaitée.
Dans le module, l’entrée est l’horloge maître sur Basys 3 et sorties sont vitesse d’horloge que nous voulons.
Vous pouvez voir le code avec des commentaires dans le fichier projet.