J’ai fait ce projet pour une classe en ligne. Le projet est écrit en Verilog. Les modules de diviseur et compteur d’horloge ont été fournis. Ma tâche consistait à écrire le module supérieur pour afficher 3 bit de sortie du compteur sur l’afficheur 7 segments. A l’origine, le projet a été réalisé en Basys 2. J’ai aussi utilisé de Xilinx ISE Webpack. Maintenant, j’ai modifié les modules de comptoir et albums et il implémenté sur Basys 3. En outre, j’ai utilisé Vivado Webpack au lieu de l’ISE. J’ai également écrit à un guide de démarrage pour Vivado.
