Étape 2: Étape 2: créez un nouveau projet
Vous pouvez suivre le guide de démarrage pour créer un nouveau projet. Cependant, je vais encore aller par là très brièvement.
Tout d’abord, ouvrez Vivado Webpack. Cliquez « créer nouveau projet »
Cliquez sur « Suivant ». Nom du projet et choisissez l’emplacement du projet. J’ai nommez le projet comme 3_bit_counter et le mettre dans mon disque C
Cliquez sur « Suivant » et choisissez le projet. Nous avons choisi un projet RTL. RTL est appelé niveau de transfert de registre.
Cliquez sur « Suivant », puis ajoutez des sources. Comme nous n’avons pas de n’importe quel module pré-construits, alors nous juste cliquez sur "+" et créer le fichier
Choisissez le type de fichier Verilog et nommez-le comme « clkdivider ». Nous aurons trois modules – diviseur d’horloge, compteur et moudle haut de la page. Le compteur et le module supérieur seront créés plus tard.
Cliquez sur « OK » et vous verrez qu'un fichier « clkdivider » a été créé
Cliquez sur « Suivant » comme nous n’avons pas une IP dans le projet
Cliquez sur « + » pour ajouter des contraintes du projet. Vous pouvez télécharger le fichier xdc maître 3 Basys de Digilent. Cliquez sur « Ajouter un fichier » et ensuite savoir où vous enregistrez le fichier xdc maître. Dans ce cas, j’ai sauvé sous le fichier dans le cadre du projet 3_bit_counter
Choisir le bon dispositif. Le dispositif de FPGA Xilinx sur 3 Basys est Artix 7 a35T. Le paquet est cpg236. Le grade de temp est C et grade de vitesse a -1. Vous pouvez utiliser le filtre pour trouver le bon dispositif.
Cliquez sur « Suivant » pour vérifier tout dans le résumé du projet. Si elles sont correctes, cliquez sur « Terminer ». Ensuite, le nouveau projet est créé
