Étape 3: Création du projet de Xilinx
Ouvrez Xilinx et cliquez sur nouveau projet. Quand l’écran s’ouvre,
Donnez un nom au projet, spécifiez où vous souhaitez enregistrer et régler le type de source de haut niveau à HDL. Puis cliquez sur suivant. Puis spécifiez tous les détails pour votre planche donnée. Cela varie basé sur quelle version de la carte nexys que vous possédez. Nous avons utilisé un nexys 2 parce que c’est le moins cher. Les détails pour la carte nexys-2 sont les suivants :
Conseil en évaluation du développement : Aucun Specifice
Catégorie de produit : Tous (ou généraliste)
Famille : Spartan 3E
Dispositif : Nexys-2: XC3S500E
Vitesse : -4
Type de niveau supérieur Source: HDL
Outil de synthèse : XST (VHDL/Verilog)
Simulateur : Isim (VHDL/Verilog)
Langue préférée : VHDL
Puis cliquez sur suivant. La page suivante vous donnera un écran pour spécifier les entrées et sorties. Cela mettra en place la première partie de simplifier le travail. Commencez par donner un nom au signal et il est correspondant dedans ou dehors. Les signaux sont comme suit :
r: dans
b:
c: dans
d: dans
e: dans
f: en
g: dans
CLK : dans
audioout : dehors
Puis cliquez sur suivant. Faire en sorte que tous les détails sont corrects, puis cliquez sur terminer dans l’écran suivant. Cela va ouvrir le nouveau projet.