Étape 13 : Vérifier le Circuit dans le simulateur - étape 4
Ensuite, nous devons déclarer le banc d’essai. J’ai nommé le banc d’essai pour faire correspondre le fichier de simulation, que nous avons créé.
Les deux lignes suivantes définissent les entrées et sorties, nous nous intéressons aux essais. À la différence du circuit qui a été construit comme un Module de Verilog, un banc d’essai est un module qui n’a aucun port d’entrée ou de sortie. Il a seulement des signaux internes qui sont connectés au circuit à tester (CUT). Il génère les entrées pour la coupe et détecte les sorties de coupe pour vérifier que la coupe est mis en oeuvre tel que spécifié.
module majority_of_five_test_fixture ;
Entrées
reg [4:0] s.-o.
Sorties
fil a conduit ;