Projet 3.1 : Majorité des 5 (12 / 19 étapes)

Étape 12 : Vérifier le Circuit dans le simulateur - étape 3

La première ligne d’essai doit contenir l’échelle de temps. Vous pouvez reconnaître cette ligne depuis les autres fichiers de Verilog, que nous avons créé.

« calendrier 1ns / 1ps

Le « échelle de temps du compilateur directive définit les unités utilisées dans une commande de retard, ce qui est tout simplement « #50 ». Cela signifie qu’il y a un retard de 50 unités définies dans la ' directive du compilateur échelle de temps. La valeur avant la barre oblique inverse est l’unité de délai et de la valeur après que la barre oblique inverse définit le plus petit incrément qui peut être utilisé dans les délais. Le bloc de l’appareil de test de code est un module tout comme un module typique de Verilog mais fonctionne dans le montage d’essai, nous artificiellement manipuler les entrées et permet d’examiner comment le circuit se comporte dans la simulation.