Étape 2: Types de dispositifs logiques programmables-partie II
CPLD n’ont en revanche pas besoin un dispositif distinct de programmer leur et ils ne ratez pas leur programme lorsque la puissance est roulé ou perdu. Leur architecture est totalement différente de celle d’un FPGA comme indiqué ci-dessous. En outre, certains CPLD est capables de gérer différents systèmes de signalisation (LVDS, HSTL, etc.) mais aussi avoir la capacité de consommer la puissance quelle mise en modes d’énergie avare en petites quantités.
Comme vous pouvez le voir le dispositif de Xilinx est éclaté aux blocs d’e/s, réseaux logiques programmables (PLA), et l’avancée d’interconnexion matrice (AIM). Programmation s’effectue via les broches JTAG sur le périphérique.
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L’APL s’inscrit dans le bloc de fonction. Comme vous pouvez le voir signaux sont acheminés des blocs d’e/s vers le bloc de fonction, puis à l’objectif et vice versa. Sur la photo vous pouvez voir les petits blocs marqués MC1 à MC16. Ce sont des cellules de macro.
Les appareils de la PAL, GAL et PLD bénéficient d’une architecture comme indiqué ci-dessous.