Etape 1: Mettre en place le Circuit en Verilog
Dans ce projet, nous allons mettre en place un circuit en Verilog et simuler, compte tenu des retards. Le circuit schématique est indiqué à la figure 1 ci-dessus, et le retard de chaque porte est marqué en rouge.
Les circuit prend trois entrées (A, B, C) et une sortie (X), alors la déclaration du module va comme suit :
1 module () CombCirc
2 entrée A,
entrée 3 B,
4 entrée C,
sortie 5 X
6) ;
7
8 / / Description du montage
9
10 endmodule
Comme nous avons besoin de dire les outils concernant le retard de chacune des portes, nous aurons besoin de définir le nom de chaque fil interne.
1 fil N1, N2, N3 ;
Maintenant, nous décrivons chaque porte dans le circuit un par un.
1 / / porte et avec un retard de 1ns
2 attribuer #1 N1 = A & B ;
3 / / pas Gate avec un retard de 1ns
4 affectez #1 N2 = ~ B ;
5 / / Gate et avec 1ns delay
6 assigner #1 N3 = N2 & C ;
7 / / Gate ou avec 1ns delay
8 assigner #1 X = N1 | N3 ;
Si le fichier Verilog qui décrit le circuit, avec rapidement des informations et échelle de temps pour chaque retard de chaque porte, se présente comme suit :
1 ' timescale 1ns / 1ps
(CombCirc) module 2
3 entrées A,
4 entrées B,
5 entrée C,
sortie 6 X
7) ;
8
9 fil N1, N2, N3 ;
10
11 / / porte et avec un retard de 1ns
12 attribuez #1 N1 = A & B ;
13 / / pas Gate avec un retard de 1ns
14 assigner #1 N2 = ~ B ;
15 / / Gate et avec 1ns delay
16 assigner #1 N3 = N2 & C ;
17 / / Gate ou avec 1ns delay
18 assigner #1 X = N1 | N3 ;
19
20 endmodule