Dans ce projet, nous allons examiner le retard pris dans les circuits combinatoires. Nous allons dire le simulateur du retard de chaque porte en Verilog et simuler les circuits pour voir comment le retard peut affecter le comportement d’un circuit combinatoire.
Avant de commencer, vous devez :
-Avoir le Xilinx® Vivado WebPACK™ installé.
-Avez-vous votre carte FPGA mis en place.
-Être en mesure d’obtenir une équation logique d’une table de vérité.
-Être capable de décrire les fonctions logiques à l’aide de Verilog HDL et leur mise en œuvre dans le FPGA.
-Être capable d’écrire de banc d’essai et utiliser le simulateur de Vivado Xilinx®.
Alors que toute la théorie de base n’est pas couvert ici, ces liens peuvent vous fournir l’information pertinents, que vous aurez besoin :
