Dans ce projet, vous concevrez un mux 4 à 1 et un décodeur avec un signal d’activation comme un « de-mux » à mettre en place un émetteur de données série simple. Mux tant de-mux seront exécutés dans deux fichiers de Verilog pour réutilisation future. Un autre fichier de Verilog sera utilisé pour envelopper le mux et de-mux pour former un système de communication. Cette méthodologie de conception hiérarchique aidera à gérer la complexité de conception, promouvoir la réutilisation de la conception et permettre le développement parallèle.
Ce que vous devez :
-Avoir le Xilinx® Vivado WebPACK™ installé.
-Avez-vous votre carte FPGA mis en place.
-Savoir comment écrire du code comportemental de Verilog HDL et écrire des fichiers XDC.
Alors que toute la théorie de base n’est pas couvert ici, ces liens peuvent vous fournir l’information pertinents, que vous aurez besoin :