Étape 2: ADC tampon / Trigger
Cette partie du dessin ou modèle est responsable de l’échantillonnage du signal d’entrée, un déclenchement sur un événement de forme d’onde et rendant les données disponibles pour le PS, lorsque vous avez terminé.
-processing_system7_0 : Zynq PS
-rst_processing_system7_0_100M : partie de la communication AXI (ajoutée dans l’automatisation de la connexion)
-processing_system7_0_ai_periph : partie de la communication AXI (ajoutée dans l’automatisation de la connexion)
-xadc_wiz_0 : mise en œuvre de XADC. Configuré en DRP, mode canal unique, avec des taux de conversion maximal (réel de 961KSPS). VAUX14 a été configuré en mode bipolaire.
-gpio_trigger_settings : GPIO IP utilisé pour définir le sous-échantillonnage et de déclencher le seuil. Sous-échantillonnage désigne au choix de la fréquence d’accepter une valeur d’entrée de l’ADC. Si la base de temps du champ d’application est dézoomée à une longue période de temps, le tampon sera trop petit pour remplir (par exemple) 1 seconde de données prises à 1Méch. Seuil de déclenchement désigne le niveau de tension auquel le déclencheur se produit à.
-gpio_trigger_control : GPIO IP. Le canal 1 est sortie, en mesure de réinitialiser le bloc détente (quand le PS est prêt pour une nouvelle mémoire tampon de données) et affirmer la valeur de l’adresse de la mémoire à lire. Canal 2 est un intrant, autorisant la lecture de la sortie de données de la mémoire tampon de données, la dernière adresse écrit, et si la mémoire tampon déclencheur a rempli vers le haut encore.
-drp_int_0 : My IP pour l’interprétation de la sortie de la DRP de la XADC.
-trigger_0 : My IP pour l’implémentation du comportement de déclenchement
-blk_mem_gen_0 : IP pour tenue depuis échantillonnés valeurs.
Fichiers de SystemVerilog pour toutes mes adresses IP pour cette section sont inclus.