Etape 2: Conception de l’Architecture système à l’aide d’outil XPS de EDK
La partie principale de l’architecture est le microcontrôleur uBlaze. Il est relié aux nombreux périphériques GPIO pour contrôler les LEDs, 7Segment, contenu de la RAM de l’Image et pour la lecture de commutateurs DIP et du contrôleur graphique, la ligne courante et la colonne pour le débogage. UBlaze est connecté également le contrôleur d’interruption comme périphérique. Boutons poussoirs et horloge interne sont reliés pour interrompre le contrôleur.
Un autre élément important de l’architecture est la mémoire RAM de l’Image. La mémoire RAM est décrite par un code vhdl et est un simple double de la mémoire RAM. Cet RAM contient l’image du contrôleur graphique s’affiche sur l’écran LCD. La taille de l’image stockée dans la mémoire RAM dépend de la taille virtuelle de l’écran LCD. L’écran LCD VmodTFT a 272 lignes et 480 colonnes et une profondeur de couleur de 8 bits pour chaque couleur primaire. Le nombre de cellules de la mémoire RAM est 130560 et chacun d’eux contient des données sur 24 bits. C’est pourquoi la taille de l’écran LCD est d’environ 3 Mo. Requiere 96 bloc BRAM hors 135 le FPGA Artix7 a. La mémoire RAM de l’Image est interfaçage avec Pixel contrôleur GPIO périphérique d’uBlaze. Ce périphérique écrit sur RAM, la valeur de chaque pixel. Cela est lié au port A d’uBlaze. Le port B du Bélier est connecté au contrôleur graphique.
La partie suivante de l’architecture du système est contrôleur graphique. Ce dernier accède à l’Image de RAM Port B avec l’adresse de signal et la sortie du Port B est connectée à son entrée RGBin. Le contrôleur graphique est également relié à la VmodMIB via les connecteurs Pmod afin pour définir chaque valeur des pixels de l’écran.