Étape 3: Ajout des Modules personnalisés Verilog
Nous ajouterons un des modules personnalisés de VHDL. Le module à ajouter sera le contrôleur I2S qui a été généré en utilisant le module de production de pré axi_i2s_adi_v1_0. Ce module contient le contrôleur d’i2s de fichiers qui a été utilisé pour générer le bclk et lrclk. Les fichiers pour cette adresse IP sont fournis dans le dossier principal. Le protocole de communication I2S nécessite un bclk à être plus lent que mclk(master clk). L’horloge de base devrait idéalement être mclk/4 et la mclk devrait être 12.288 MHz. Nous voulons goûter notre audio à 48 MHz, ces paramètres sont pris au large de la fiche produit du codec audio. Le signal de lrclk doit être au bclk/64 parce que pour le canal gauche nous dégusterez 32 bits et puis nous dégusterez 32 bits pour le canal droit. Fondamentalement, dès que les données sont détectées les horloges sont générés. Comme nous sommes échantillonnage tout le temps l’horloge sera généré en permanence. Toutes les informations de codec est accessible à http://www.analog.com/en/products/audio-video/audi... .
Le programme d’installation de ce fichier de contrôleur I2S est donné dans les étapes ultérieures.