Étape 3: Code Verilog pour Sorter ensemble
Présenté ici, est la simulation de l’ensemble de la machine tri conçu pour implémenter l’algorithme. On peut constater que le RTL schématique montre les étapes de comparateur suivies par les calculateurs rang suivie par le MUX pour sélectionner le grade à afficher. Le module principal, à chaque étage élevé de l’entrée d’horloge, prend à 8 entrées et le stocke dans la mémoire. Ensuite, la position de chaque élément de données est calculée et transmise au champs rang dans la mémoire utilisée. L’outil utilisé pour simuler le modèle comportemental du circuit a été empaqueté avec Xilinx ISE 13.2 l’Isim.