Étape 8: Créer le fichier source du projet
Cliquez sur « Create File ». Puis, il y a « Créer un fichier Source » pop-up. Choisissez Verilog dans type de fichier. Nommez le fichier « Circuit1 » et choisissez l’emplacement du fichier < emplacement au projet >. Cliquez sur OK -> suivant -> suivant. Ensuite, vous devez choisir la partie. Digilent Nexys 4 est basée sur XC7A100T-1CSG324C. Donc, nous devons choisir famille : Artix 7 et package :CG324, grade Vitesse : -3. Mettez en surbrillance le XC7A100T1CSG324-3 (dernière option), puis cliquez sur Suivant -> terminer.