Les projets FPGA écrits en VHDL ou Verilog peuvent facilement être adaptés pour courir à Vivado à l’aide de scripts tcl (tickle!). Alors que la plupart des utilisateurs sont familiers avec la méthode d’interface graphique utilisateur graphique standard de travailler dans Vivado, le programme fonctionne en arrière-plan à l’aide du langage de script tcl. Le but de ce Instructable est pour vous montrer comment faire pour convertir une conception simple de FPGA existante dans le format utilisé par Digilent pour leur compte GitHub, vous permettant de bénéficier des avantages offertes en utilisant GitHub (contrôle de version, la facilité d’accès et contribution).
Si vous n’êtes pas familier avec l’utilisation des scripts tcl avec Digilent projets, Découvrez ce Instructable pour un bref cours d’instruction.
