Définition d’un nouvel algorithme de tri basé sur parallèle de décodage et l’encodage ultérieur (2 / 3 étapes)

Étape 2: Description du matériel

•La mise en place de matériel de l’algorithme de tri ci-dessus comprend les parties suivantes : décodeurs, circuit OR-ing, codeurs de priorité (haut-de - bas et faible à élevé) et circuits de génératrices prochaines priorité. Ces composantes s’additionnent pour former un circuit combinatoire comme indiqué ci-dessous dans la figure.

•Le décodeur circuits utilisés sont utilisés pour décoder des nombres de N (k bits). Pour chaque nombre seul du décodeur sorties s’activera. Pour nombres distincts de N, N lignes distinctes décodeur s’activera

•Le circuit OR-ing se compose de 2k (N-entrée) ou gates (puisque k bit numéros sont utilisés comme intrants pour la trieuse). Le bit ith de tous le décodeur N est alimenté à un N d’entrée porte d’OR pour obtenir le peu d’ith du circuit OR-ing. Tous les 2k bits peuvent être générés de manière similaire. N lignes de sortie de ce circuit OR-ing sera élevés (1 logique) correspondant aux nombres distincts de N.

•Une fois après avoir obtenu une OR-ed signal, composée de 2 lignes de sortie de k, dont N lignes de sortie sont élevés, les générateurs de priorité sont employées pour générer des nombres dans un ordre decreasing(increasing). Les codeurs de priorité employées ici sont élevé à faible priorité ou encodeurs de priorité faible à élevé. La première priorité haute à faible et faible à élevé encodeurs sont alimentés directement avec l’OR-ing des circuits de sortie, générant ainsi la plus élevée et le nombre le plus bas en même temps. Encodeurs de priorité suivantes sont alimentés par la prochaine priorité générateur.

•Le circuit du générateur priorité suivante est un circuit qui élimine un certain nombre, une fois qu’il a été généré (synonyme d’avoir « rangé »). Cela garantit que les numéros restants obtenir reclassées et donc atteignent une priorité plus élevée qu’avant. Cela est réalisé en décodant le numéro généré, puis peu judicieux de compléter la sortie décodé. Ce résultat complété est AND-ed avec la sortie de OR-ed initialement générée. De cette manière le nombre qui initialement activé le bit ith de sortie du décodeur n’est plus le fera.

•Le matériel génère tous les nombres dans un ordre décroissant (du plus élevé au plus bas) qui est similaire aux rangs.

Le code verilog pour la réalisation de la conception des circuits est ci-jointe.

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