Etape 5: Relier le code
Description du code :
FSM1 : Présente également la séquence qui va donner un signal d’activation pour le FSM2
FSM2 : Un bit compteur qui s’incrémente d’un fois il reçoit le signal de FSM1
SSEG : Le cerveau de tous les sept segment affichage et qui affiche à utiliser. Décode toutes les valeurs de bits que le FSM lui donne.
clk_div : ralentit l’horloge pour que FSM2 ne s’incrémente pas trop vite
Pour notre projet, comme nous avons utilisé une planche de Basys 3, nous aurons à télécharger notre code dans le fichier basys_master fourni lors de l’étape avant. Le fichier basys_master va nous permettre d’interfacer avec chaque composant matériel sur la carte. Dans votre IDE ou Verilog, Télécharger le fichier basys_master dans le fichier de contraintes.
Basys_master : https://www.digilentinc.com/Products/Detail.cfm?N... (téléchargement en bas de la liaison) ou utiliser nôtre avec tous les composants de la carte liée
Si vous téléchargez sur le lien, voici ce qu’il faut changer dans le fichier
- Décommentez la portion de signal d’horloge (lignes 7-9)
- Décommentez la section d’affichage 7 segments (lignes 82-107)
- haut de casse la seg -> SEG pour chaque cas
- haut de casse l’un -> AN
- Supprimez un des boutons (ce ne sera que deux lignes qui seront supprimés)
- Sous JXADC, décommentez les 2 premières broches (lignes 208-213)
- Changement de JXADC [0] -> PressureA et JXADC [1] -> PressureB
Maintenant que tout est lié ensemble dans le code, il est temps de fil auprès du Conseil et de test.
