Étape 2: Générer le bitstream
Pour cette étape, vous pouvez choisir Vivado ou ISE pour générer le fichier bitstream.
Ici, vous devrez utiliser le fichier zip téléchargé précédemment pour zedboard xillinx-eval-zedboard-1.3 c et
pour zybo xillinx-eval-zybo-1.3 c
Pour cette partie, nous avons choisi Vivado.
-> Créer un nouveau dossier et décompressez xillinx-eval-zedboard-1.3 c ou xillinx-eval-zybo-1.3 c
-> Ouvrir Vivado -> Outils -> script Tcl exécuter
-> aller dans le nouvellement créé de dossier-> verilog dossier et sélectionnez pour ouvrir xilidemo-vivado.tcl (vous pouvez également choisir le fichier VHDL)
Après l’initialisation du projet, cliquez sur Générer Bitstream (sur la gauche dans le flux de navigation -> programme et Debug) et attendez la fin du processus.
Lorsque vous avez terminé la généré bitstream se trouve dans le dossier impl_1 sur le chemin Your_NewFolder\xillinux-eval-zedboard-1.3c\verilog\vivado\xillydemo.runs\impl_1
