Base de verilog

Conception de HDl :

Ici je vais pour expliquer au sujet de base funadamental de la rédaction du programe en verilog .ici je montre qu’ou une opération effectuée par moi avec un design aussi bien comme banc d’essai. Essayez ceci sur des sites de programmation en ligne.

Design : format pour comprendre

module npu (q, x, y) ; module portname (sortie, entrée) ;

sortie q ; .. sortie..

d’entrée x, y ; d’entrée...

ou (q, x, y) ; porte operation(output,input)

endmodule module de finition}

Testbetch :

module testnpu ; Écrire le test avec portname

fil q ; Examiner le fil comme entrée de la conception

Reg x, y ; Envisager de s’inscrire comme sortie de conception

NPU u1(.x(x),.y(y),.q(q)) ; définir la valeur

initiales commencent (écris ceci pour valeur lue sous forme binaire)

$monitor (« %t %b %b %b », $time, x, y, q) ;
fin

initiales commencent (écrire des entrées qui j’apprends dans la table de vérité)

#5 x = 0; y = 0 ;

#10 x = 0; y = 1 ;

#15 x = 1; y = 0 ;

#20 x = 1; y = 1 ;

fin

endmodule

sortie : cette sortie en retire edaplayground.com

0 x x x
5 0 0 0

15 0 1 1

30 1 0 1

50 1 1 1

V C S S i m u l a t i o n R e p o r t